Übungsaufgaben zu Halbleiterspeichern: RAM, ROM, EEPROM, Flash und Speicherorganisation

Kopiere den Text in ein KI-Sprachmodell Deiner Wahl und passe Kompetenzstufe, Anzahl, Bearbeitungszeit und Szenario bei Bedarf an. Wie die Aufgaben aufgebaut sind, beschreibt der Artikel Wie sind die Aufgaben aufgebaut?. Prüfe die Ergebnisse mit dem Lehrartikel: KI-Sprachmodelle machen Fehler.

Erstelle neue Übungsaufgaben zum Thema „Halbleiterspeicher: RAM, ROM,
EEPROM, Flash und Speicherorganisation“.

Bauplan: Halte Dich an Aufbau, Kompetenzstufen, Operatoren,
Anforderungsbereiche, Punkte und Zeitschätzung, die im Artikel
https://oer-informatik.de/aufgaben-aufbau beschrieben sind.

Fachliche Grundlage:
- https://oer-informatik.de/halbleiterspeicher
- https://oer-informatik.de/zahlensysteme-codes
- https://oer-informatik.de/mcu-aufbau
- Stilbeispiel: https://oer-informatik.de/halbleiterspeicher-uebungsaufgaben

Die Aufgaben sollen Inhalte zu diesen Schlagwörtern abdecken:
- Halbleiterspeicher
- RAM
- SRAM
- DRAM
- EEPROM
- Flash
- SSD
- Speicherkapazität
- Adressbereich
- Adressdecoder

Kompetenzstufe: Basiskompetenz (alternativ: Kernkompetenz, Profilkompetenz, Expertise)
Anzahl: 1 Aufgabe mit Teilaufgaben
Bearbeitungszeit in Minuten ca.: <5 bis 30 min>
Szenario: eines der Szenarien aus dem Bauplan

Vorgehen:
1. Lies zuerst die verlinkten Artikel. Kannst Du keine Webseiten
   abrufen, sag mir das, statt zu raten.
2. Steht bei einer Angabe noch ein Platzhalter in <…>, frag mich
   zuerst danach. Richte Punkte und Zahl der Teilaufgaben nach der
   Bearbeitungszeit (ca. 0,9 min je Punkt).
3. Gib je Aufgabe Titel mit Kompetenzstufe, Ausgangssituation und
   Teilaufgaben mit Operator und Punktzahl aus, dazu die geschätzte
   Bearbeitungszeit.
4. Gib die Beispiellösungen mit Punkteverteilung erst aus, wenn ich
   danach frage.

Geg.: Bedien-PC mit Arbeitsspeicher (DDR5) und Massenspeicher (SSD oder Festplatte)

Ges.: richtige Aussage

Richtig ist Aussage 2 (2 Punkte): Der Arbeitsspeicher ist über den Adressbus direkt mit dem Prozessor verbunden; Programme und Daten liegen dauerhaft auf dem Massenspeicher und werden zum Bearbeiten in den Arbeitsspeicher geladen.

• Aussage 1 ist falsch: Es ist umgekehrt – der Massenspeicher bewahrt dauerhaft auf, der Arbeitsspeicher hält die gerade bearbeiteten Daten.
• Aussage 3 ist falsch: Der Arbeitsspeicher (DRAM) ist flüchtig und verliert seinen Inhalt ohne Spannung.
• Aussage 4 ist falsch: Der Massenspeicher ist deutlich langsamer und wird über einen Controller und eine Schnittstelle angesprochen, nicht direkt.

Ges.: Bedeutung der Angabe; Übertragungsrate eines Moduls

• 2 ×: zwei Module (Dual Channel möglich) (0,5 Punkte)
• 16 GB: je Modul 16 GB, zusammen 2 \cdot 16\ \mathrm{GB} = 32\ \mathrm{GB} (0,5 Punkte)
• DDR5: Speichertyp DDR-SDRAM der fünften Generation, überträgt an steigender und fallender Taktflanke (0,5 Punkte)
• 5600: Datenrate 5600\ \mathrm{MT/s} (Millionen Übertragungen je Sekunde), Takt 2800\ \mathrm{MHz} (0,5 Punkte)

Ein Modul überträgt 64 Bit = 8 Byte je Übertragung (1 Punkt):

\def\arraystretch{2.3} \begin{array}{rcl|l} r & = & f_\mathrm{D} \cdot b & \\ r & = & 5600 \cdot 10^6\ \tfrac{1}{\mathrm{s}} \cdot 8\ \mathrm{Byte} & \\ r & = & \underline{\underline{44\,800\ \tfrac{\mathrm{MB}}{\mathrm{s}}}} & \end{array}

(1 Punkt) Auf dem Modul steht dafür die Bezeichnung PC5-44800.

Ges.: Vergleich SSD/Festplatte; Entscheidung

(je Zeile 1 Punkt) Entscheidung: \underline{\underline{\text{Variante A (SSD)}}}, weil die Vibrationen der Presse bei der Festplatte zu einem Kopfaufsetzer und Datenverlust führen können und die SSD außerdem schneller startet und arbeitet. Die größere Kapazität der Festplatte wird für einen Bedien-PC nicht gebraucht (1 Punkt).

Ges.: Speicherverfahren der SSD

Die SSD besteht aus NAND-Flash-Zellen. Jede Zelle ist ein Transistor mit einem rundum isolierten Floating Gate. Beim Schreiben werden mit erhöhter Spannung Elektronen auf das Floating Gate gebracht; sie bleiben dort wegen der Isolation auch ohne Versorgungsspannung jahrelang eingeschlossen (1 Punkt). Die eingeschlossene Ladung verschiebt die Schwellspannung des Transistors; beim Lesen erkennt der Controller daran, ob eine 0 oder eine 1 gespeichert ist (1 Punkt).

Ges.: verlorene und erhaltene Daten

Verloren sind alle Änderungen der letzten Stunde, weil sie nur im flüchtigen Arbeitsspeicher (DRAM) standen (1 Punkt). Erhalten bleibt die vor einer Stunde gespeicherte Fassung des Prüfprotokolls sowie Betriebssystem und Programme, weil sie auf dem nichtflüchtigen Massenspeicher liegen (1 Punkt).

Geg.: Speicher im Zugangsterminal, Aufgaben A bis E

Ges.: Datenerhalt, Löschverfahren, Aufgabe

Je richtig ausgefüllter Zeile 1 Punkt. Das ältere Terminal mit Glasfenster enthält ein EPROM.

Ges.: Unterschiede SRAM/DRAM

Je Zeile 1 Punkt.

Ges.: Grund für den Refresh; Folge ohne Refresh

Im DRAM steht eine 1 als Ladung in einem sehr kleinen Kondensator. Über Leckströme entlädt er sich innerhalb von Millisekunden; deshalb muss jede Zeile regelmäßig (z. B. alle 64 ms) ausgelesen und mit voller Ladung zurückgeschrieben werden (1 Punkt). Ohne Refresh sinkt die Spannung der Zelle unter die Leseschwelle, und die gespeicherte 1 wird als 0 gelesen – die Daten sind verfälscht (1 Punkt).

Ges.: Speicherung in den Registern

Jedes Bit eines Registers steht in einem Flipflop aus zwei rückgekoppelten Invertern (statisches RAM); acht Flipflops nebeneinander bilden ein 8-Bit-Register (1 Punkt). Die Rückkopplung hält den Zustand 0 oder 1 aktiv fest, solange die Versorgungsspannung anliegt; es gibt keine Ladung, die abfließen könnte, deshalb ist kein Refresh nötig (1 Punkt).

Geg.: 8-Bit-Prozessor, 16 Adressleitungen; EEPROM A_0 \dots A_{10} ab 0x0000, SRAM A_0 \dots A_{13} ab 0x4000, Flash 256 Kibit am oberen Ende, je 8 Datenleitungen; FIFO der Schnittstelle

Ges.: Zuordnung zu den Gruppen

• Schreib-Lese-Speicher: SRAM (0,5 Punkte)
• Festwertspeicher: EEPROM und Flash (1 Punkt)
• serielle Speicher: FIFO, weil die Zeichen der Reihe nach hineingeschoben und in derselben Reihenfolge wieder entnommen werden, ohne Adresse (0,5 Punkte)

Ges.: Kapazität des SRAM in bit und KiB; Organisation

A_0 \dots A_{13} sind n = 14 Adressleitungen, D_0 \dots D_7 sind m = 8 Datenleitungen.

\def\arraystretch{2.3} \begin{array}{rcl|l} K & = & 2^n \cdot m & \\ K & = & 2^{14} \cdot 8\ \mathrm{bit} = 16\,384 \cdot 8\ \mathrm{bit} & \\ K & = & \underline{\underline{131\,072\ \mathrm{bit}}} = 128\ \mathrm{Kibit} & \\ K & = & \tfrac{131\,072}{8}\ \mathrm{Byte} = 16\,384\ \mathrm{Byte} = \underline{\underline{16\ \mathrm{KiB}}} & \end{array}

(2 Punkte) Organisation: \underline{\underline{16\mathrm{K} \times 8}}, also 16 384 Speicherplätze zu je 8 Bit (1 Punkt).

Ges.: Anzahl der Adressleitungen n des Flash

K = 256\ \mathrm{Kibit} = 256 \cdot 1024\ \mathrm{bit} = 262\,144\ \mathrm{bit}, m = 8:

\def\arraystretch{2.3} \begin{array}{rcl|l} K & = & 2^n \cdot m & \color{gray}{:m} \\ 2^n & = & \frac{K}{m} = \frac{262\,144\ \mathrm{bit}}{8\ \mathrm{bit}} = 32\,768 & \color{gray}{\log_2} \\ n & = & \log_2 32\,768 = \underline{\underline{15}} & \end{array}

(2 Punkte) Der Flash-Baustein hat 15 Adressleitungen A_0 \dots A_{14} und ist als 32K × 8 organisiert (32 KiB).

Ges.: Größen, Anfangs- und Endadressen

Größe = 2^n Byte bei n Adressleitungen; Endadresse = Anfangsadresse + Größe - 1. Hexadezimal: 2\ \mathrm{KiB} = 2^{11} = \mathrm{0800}_{16}, 16\ \mathrm{KiB} = 2^{14} = \mathrm{4000}_{16}, 32\ \mathrm{KiB} = 2^{15} = \mathrm{8000}_{16} (Teilaufgabe c).

• EEPROM: \mathrm{0000}_{16} + \mathrm{0800}_{16} - 1 = \mathrm{07FF}_{16}
• SRAM: \mathrm{4000}_{16} + \mathrm{4000}_{16} - 1 = \mathrm{7FFF}_{16}
• Flash: endet bei \mathrm{FFFF}_{16}; Anfang \mathrm{FFFF}_{16} - \mathrm{8000}_{16} + 1 = \mathrm{8000}_{16}

Je richtiger Größe 0,5 Punkte (zusammen 1,5 Punkte), je richtiger Adresse 0,5 Punkte (zusammen 1,5 Punkte), Rechenweg 1 Punkt. Der Bereich 0x0800 bis 0x3FFF bleibt frei.

Ges.: Aufgabe des Adressdecoders; direkte Adressleitungen und Pegel je Baustein

Der Adressdecoder wertet die oberen Adressleitungen aus und erzeugt für jeden Baustein ein eigenes \overline{\mathrm{CS}}-Signal. So ist bei jeder Adresse genau der Baustein freigegeben, in dessen Bereich sie liegt; alle anderen halten ihre Datenausgänge hochohmig, und es entsteht kein Buskonflikt (1 Punkt).

(je Baustein 1 Punkt) Begründung im Dualsystem: 0x4000 = 0100 0000 0000 0000 und 0x7FFF = 0111 1111 1111 1111 – beim SRAM sind nur die oberen zwei Bits fest 01. Beim EEPROM (0x0000 bis 0x07FF = 0000 0111 1111 1111) sind die oberen fünf Bits fest 00000. Wertet der Decoder für das EEPROM nur A_{15} und A_{14} aus, erscheint es im freien Bereich bis 0x3FFF achtmal gespiegelt; das ist zulässig, solange dort kein anderer Baustein liegt.

Ges.: zwei programmierbare Logikbausteine

Geeignet sind z. B. GAL (Generic Array Logic) und CPLD (Complex Programmable Logic Device); auch PAL oder FPGA sind möglich (je Baustein 0,5 Punkte). Für einen einfachen Adressdecoder genügt ein GAL.

Geg.: Blockschaltbild und Merkmalsliste: Flash 256 KB (10 000 Zyklen, 256-Byte-Seiten), EEPROM 4 KB (100 000 Zyklen, byteweise), SRAM 32 KB; KB = 1024 Byte

Ges.: Speichergrößen in Byte; E/A-Bausteine; Bus-Architektur

\def\arraystretch{2.3} \begin{array}{rcl|l} \text{Programmspeicher (Flash)} & = & 256 \cdot 1024\ \mathrm{Byte} = \underline{\underline{262\,144\ \mathrm{Byte}}} & \\ \text{Datenspeicher (SRAM)} & = & 32 \cdot 1024\ \mathrm{Byte} = \underline{\underline{32\,768\ \mathrm{Byte}}} & \\ \text{EEPROM} & = & 4 \cdot 1024\ \mathrm{Byte} = \underline{\underline{4\,096\ \mathrm{Byte}}} & \end{array}

(1,5 Punkte) E/A-Bausteine: I/O Ports, Timer/Counter, ADC, USART und SPI/TWI (1 Punkt).

Bus-Architektur: Der Flash ist über einen eigenen Programmbus (program bus) mit der CPU verbunden, SRAM, EEPROM und Peripherie über den 8-Bit-Datenbus (data bus). Getrennte Busse für Programm und Daten kennzeichnen die Harvard-Architektur; die CPU kann gleichzeitig einen Befehl holen und auf Daten zugreifen (1,5 Punkte).

Ges.: passender Speicher je Datenart mit Begründung

• Programm → Flash: nichtflüchtig, nach dem Einschalten sofort verfügbar und für Updates in der Schaltung neu programmierbar; groß genug für das Programm (1 Punkt).
• aktuelle Durchflusswerte → SRAM: ändern sich ständig, müssen schnell und beliebig oft geschrieben werden und dürfen bei Spannungsausfall verloren gehen (1 Punkt).
• Kalibrierwerte → EEPROM: müssen den Spannungsausfall überstehen, sind nur wenige Bytes und werden selten einzeln geändert (1 Punkt).
• Gesamtmengenzähler → EEPROM: muss nichtflüchtig gespeichert werden und wird als einzelner Wert geändert; im Betrieb wird er im SRAM hochgezählt und nur gezielt ins EEPROM übernommen (Teilaufgabe d) (1 Punkt).

Ges.: Eigenschaften von Flash; Grund für den Einsatz als Programmspeicher; Speicher für einzelne Bytes

Flash ist nichtflüchtig, elektrisch mehrfach umprogrammierbar (hier 10 000 Zyklen) und wird nur blockweise gelöscht, hier in Seiten zu 256 Byte (1 Punkt). Als Programmspeicher eignet er sich, weil das Programm nach dem Einschalten sofort bereitsteht, sich in der fertigen Schaltung über die Programmierschnittstelle oder einen Bootloader aktualisieren lässt und als Ganzes geschrieben wird, sodass die blockweise Löschung nicht stört; außerdem ist Flash günstig und dicht (1 Punkt). Für das Ändern einzelner Bytes eignet sich das \underline{\underline{\text{EEPROM}}}: Es wird byteweise gelöscht und beschrieben (byte-wise erase and write), sodass ein einzelner Wert geändert werden kann, ohne eine ganze Seite neu zu schreiben (1 Punkt).

Geg.: zulässige Schreibzyklen N = 100\,000, Schreibabstand \Delta t = 1\ \mathrm{s}

Ges.: Zeit t bis zum Erreichen der Schreibzyklen; bessere Lösung

\def\arraystretch{2.3} \begin{array}{rcl|l} t & = & N \cdot \Delta t & \\ t & = & 100\,000 \cdot 1\ \mathrm{s} = 100\,000\ \mathrm{s} & \\ t & \approx & 27{,}8\ \mathrm{h} \approx \underline{\underline{1{,}16\ \mathrm{Tage}}} & \end{array}

(2 Punkte) Schon nach gut einem Tag ist die garantierte Zahl der Schreibzyklen dieser Zellen erreicht.

Bessere Lösung (2 Punkte, Varianten sind möglich):

• Den Zähler im SRAM führen und nur bei Bedarf ins EEPROM schreiben, z. B. einmal stündlich: 100\,000\ \mathrm{h} \approx 11{,}4 Jahre.
• Zusätzlich einen drohenden Spannungsausfall erkennen (Spannungsüberwachung, Stützkondensator) und den letzten Stand dann sichern; so geht höchstens die Menge seit dem letzten Speichern verloren.
• Die Schreibzugriffe reihum auf mehrere EEPROM-Adressen verteilen (Ringpuffer); jede Adresse wird dadurch seltener beschrieben.
• Nur schreiben, wenn sich der Wert geändert hat, und beim Einschalten den gespeicherten Wert auf Plausibilität prüfen (Prüfsumme).

Ges.: Anfangs- und Endadresse des EEPROM; Mindestbreite des Adressregisters

Größe 4\ \mathrm{KB} = 4096\ \mathrm{Byte} = \mathrm{1000}_{16}; das EEPROM hat einen eigenen Adressraum ab 0.

• Anfangsadresse: \underline{\underline{\texttt{0x0000}}}, Endadresse: \mathrm{0000}_{16} + \mathrm{1000}_{16} - 1 = \underline{\underline{\texttt{0x0FFF}}} (1 Punkt)

\def\arraystretch{2.3} \begin{array}{rcl|l} 2^n & \geq & 4096 & \color{gray}{\log_2} \\ n & = & \log_2 4096 = \underline{\underline{12\ \mathrm{Bit}}} & \end{array}

(2 Punkte) Das Adressregister braucht mindestens 12 Bit; ein 8-Bit-Mikrocontroller verteilt sie auf zwei Register (oberes Register Bit 8 bis 11, unteres Bit 0 bis 7).